پرش به محتوا

فرایند ۳ نانومتر

از ویکی‌پدیا، دانشنامهٔ آزاد
ساخت ادوات نیم‌رسانا
ماسفت
(گره‌های فرایند)
آینده

در ساخت ادوات نیم‌رسانا، فرایند ۳ نانومتری شکنج دای بعدی، بعد از فناوری گره ماسفت (ترانزیستور اثرِ میدانیِ نیم‌رسانا اکسید-فلز) ۵ نانومتری است. تولید یک فرایند پیشرفتهٔ ۳ نانومتری که اِن۳ئی (N3e) نامیده می‌شود ممکن است در سال ۲۰۲۳ آغاز شود.[۱] سامسونگ، شرکت کره‌ای تراشه‌ساز، بصورت رسمی همان چارچوب زمانی که تی‌اس‌ام‌سی دارد (از می ۲۰۲۲) را هدف قرار داده که شامل آغاز تولید ۳ نانومتری در نیمهٔ ابتدایی سال ۲۰۲۲ با استفاده از فناوری فرایند ۳جیی‌ای‌ئی و آغاز تولید نسل دوم فرایند ۳ نانومتری (به نام ۳جیی‌ای‌پی) تا ادامه سال ۲۰۲۳ می‌شود.[۲][۳] این درحالی است که براساس سایر منابع، فرایند ۳ نانومتری سامسونگ در ۲۰۲۴ آغاز به تولید خواهد شد.[۴] اینتل، شرکت تولیدکنندهٔ آمریکایی، برنامه دارد تا تولید فرایند ۳ نانومتری را در سال ۲۰۲۳ آغاز نماید.[۵][۶][۷]

فرایند ۳ نانومتری سامسونگ بر اساس فناوری جی‌ای‌ای‌فت (ترانزیستور اثر-میدانی گیت همه‌جانبه)، نوعی از فناوری ماسفت‌های چندگیتی است، درحالیکه فرایند ۳ نانومتری تی‌اس‌ام‌سی، با وجود توسعهٔ ترانزیستورهای جی‌ای‌ای‌فت توسط آن، هنوز از فناوری فین‌فت (ترانزیستور اثر-میدانی برجسته)[۸] استفاده خواهد کرد.[۹] سامسونگ قصد دارد تا به‌طور خاص از نسخهٔ خود از جی‌ای‌ای‌فت به نام ام‌بی‌سی‌فِت استفاده کند.[۱۰] فرایند ۳ نانومتری اینتل (که «اینتل ۳»، بدون پسوند «nm»، نامیده می‌شود) از یک ورژن خالص‌شده، توسعه‌یافته و بهینه‌تر فناوری فین‌فت در زمینه‌هایی چون کارایی در واحد وات، استفاده از طرح‌نگاری ئی‌یووی و بهبود انرژی و مساحت در مقایسه با نسل پیشین گره‌های فرایند استفاده خواهدکرد.[۱۱]

اصطلاح «۳ نانومتری» هیچ ارتباطی با ویژگی‌های فیزیکی (از جمله طول گیت، فلز پیچ یا گیت پیچ) ترانزیستور ندارد. براساس پیش‌بینی‌های موجود در نسخهٔ به‌روزرسانی شدهٔ سال ۲۰۲۱ نقشه راه بین‌المللی برای افزاره‌ها و سیستم‌ها که توسط اتصال صنعت انجمن استانداردهای آی‌تریپِل‌ئی (به انگلیسی: IEEE Standards Association Industry Connection) منتشر شده‌است، انتظار می‌رود که یک گره ۳ نانومتری دارای یک گیت تماسی ۴۸ نانومتری و تنگ‌ترین پیچ فلزی ۲۴ نانومتری باشد.[۱۲] گرچه در عمل و در دنیای تجارت، «۳ نانومتر» در اصل یک اصطلاح بازاریابی است که توسط تولیدکنندگان ریزتراشه‌ها استفاده می‌شود و به نسل جدید و بهبود یافتهٔ تراشه‌های نیمه‌هادی اشاره دارد که تغییراتی چون افزایش چگالی ترانزیستور (درجهٔ بالاتری از کوچک‌سازی)، افزایش سرعت و کاهش مصرف انرژی را تجربه کرده‌اند.[۱۳][۱۴] بعلاوه اینکه هیچ توافق صنعت‌شمولی بین تولیدکنندگان مختلف دربارهٔ اینکه چه اعدادی یک گره ۳ نانومتری را تعریف می‌کنند وجود ندارد. به‌طورمعمول تولیدکنندگان تراشه برای مقایسه، به گره فرایند قبلی خود (در این مورد گره فرایند ۵ نانومتری) اشاره می‌کنند. برای مثال، تی‌اس‌ام‌سی اعلام کرده که تراشه‌های ۳ نانومتری فین‌فت آن، مصرف انرژی را در همان سرعت بین ۲۵–۳۰٪ کاهش، سرعت را با همان میزان مصرف انرژی بین ۱۰–۱۵٪ افزایش و چگالی ترانزیستور را نسبت به نسل قبل تراشه‌های ۵ نانومتری فین‌فت افزایش می‌دهد.[۱۵][۱۶] از طرف دیگر سامسونگ اعلام کرده‌است که فرایند ۳ نانومتری آن مصرف انرژی را ۴۵٪ کاهش، کارایی را حدود ۲۳٪ افزایش و مساحت سطح را تا ۱۶٪ نسبت به نسل قبل فرایند ۵ نانومتری خود کاهش می‌دهد.[۱۷]

ئی‌یووی در فرایند ۳ نانومتر با چالش‌های تازه‌ای مواجه خواهد شد که آن را ملزم به استفاده از الگوبرداری چندگانه می‌کند.[۱۸]

تاریخچه

[ویرایش]

دموهای تحقیق و فناوری

[ویرایش]

در سال ۱۹۸۵، یک تیم تحقیقاتی زیر نظر نیپون تلگراف اند تلفن یک افزاره ماسفت (NMOS) با طول کانال ۱۵۰ نانومتر و ضخامت اکسید گیت ۲٫۵ نانومتر را تولید کردند.[۱۹] در سال ۱۹۹۸یک تیم تحقیقاتی زیر نظر ای‌ام‌دی یک افزاره ماسفت (NMOS) با طول کانال ۵۰ نانومتر و ضخامت اکسید ۱٫۳ نانومتر را ساختند.[۲۰][۲۱]

در سال ۲۰۰۳، یک تیم تحقیقاتی در ان‌ئی‌سی اولین ماسفت با طول کانال ۳ نانومتر را با استفاده از فرآیندهای پی‌ماس و اِن‌ماس ساختند.[۲۲][۲۳] در سال ۲۰۰۶، یک تیم از مؤسسه علوم و فناوری پیشرفته کره و مرکز ملی نانو فَب، یک ماسفت چندگیتی ۳ نانومتری، کوچک‌ترین ورقهٔ نانو الکتریک دنیا، را براساس فناوری گیت همه‌جانبه (جی‌ای‌ای‌فت) توسعه دادند.[۲۴][۲۵]

تاریخچه تجاری‌سازی

[ویرایش]

در اواخر ۲۰۱۶، تی‌اس‌ام‌سی برنامه‌هایی را برای ایجاد کارخانهٔ ساخت نیم‌رسانا گره‌های ۳ و ۵ نانومتری با سرمایه‌گذاری مشترک حدود ۱۵ میلیارد دلار اعلام کرد.[۲۶]

در سال ۲۰۱۷، تی‌اس‌ام‌سی اعلام کرد در شرف ساخت کارخانهٔ ساخت نیمه‌هادی ۳ نانومتری در پارک علمی تاینین در تایوان است.[۲۷] تی‌اس‌ام‌سی قصد دارد تولید انبوه گره فرایند ۳ نانومتری در سال ۲۰۲۳ آغاز کند.[۲۸][۲۹][۳۰][۳۱][۳۲]

در اوایل سال ۲۰۱۸، آیمک و کیدنس اظهار داشتند که تراشه‌های آزمایشی ۳ نانومتری را با استفاده از طرح‌نگاری فرابنفش فرین (EUV) و طرح‌نگاری غوطه‌وری ۱۹۳ نانومتری تولید کرده‌اند.[۳۳]

در اوایل سال ۲۰۱۹، سامسونگ برنامه‌هایی را برای تولید جی‌ای‌ای‌فت سه نانومتری در سال ۲۰۲۱ در گره ۳ نانومتری با استفاده از معماری ترانزیستور ام‌بی‌سی‌فِت خود که از نانو ورق‌ها استفاده می‌کند ارائه کرد که ۳۵٪ افزایش کارایی، ۵۰٪ کاهش مصرف برق و ۴۵٪ کاهش در مساحت را در مقایسه با ۷ نانومتری به ارمغان می‌آورد.[۳۴][۳۵][۳۶] نقشهٔ راه سامسونگ همچنین شامل تولیداتی در گره‌های ۸، ۷، ۶، ۵ و ۴ نانومتر نیز می‌شود.[۳۷][۳۸]

در دسامبر ۲۰۱۹، اینتل برنامه‌های خود را برای تولید ۳ نانومتر در سال ۲۰۲۵ اعلام کرد.[۳۹]

در ژانویه ۲۰۲۰، سامسونگ تولید اولین نمونه اولیه فرایند ۳ نانومتری جی‌ای‌ای‌فت را اعلام کرد و گفت که تولید انبوه برای سال ۲۰۲۱ هدف‌گذاری شده‌است.[۴۰]

در آگوست ۲۰۲۰، تی‌اس‌ام‌سی جزییات فرایند ۳ نانومتری خود یعنی اِن۳ را اعلام کرد که در عوض بهبود نسبت به فرایند ۵ نانومتری خود، تنها جدیدتر است.[۴۱] فرایند اِن۳ در مقایسه با فرایند اِن۵ باید ۱۰–۱۵٪ (۱٫۱۰–۱٫۱۵×) افزایش در کارایی، یا ۲۰–۲۵٪ (۱٫۲۵–۱٫۳۵×) کاهش مصرف توان، با ۱٫۷× افزایش در چگالی منطق (ضریب مقیاس ۰٫۵۸)، ۲۰٪ افزایش (ضریب مقیاس ۰٫۸) در چگالی سلول اس‌رَم و ۱۰٪ افزایش در چگالی مدار آنالوگ را ارائه دهد. از آن‌جایی که بسیاری از طراحی‌ها، شامل مقدار قابل توجه‌تری اس‌رَم نسبت به منطق می‌شوند، (نسبت رایج ۷۰٪ اس‌رَم به ۳۰٪ منطق)، انتظار می‌رود شکنج دای‌ها تنها در حدود ۲۶٪ باشند. تی‌اس‌ام‌سی تولید انبوه را برای نیمهٔ دوم ۲۰۲۲ درنظر گرفته‌است.[۴۲]

در جولای سال ۲۰۲۱، اینتل نقشهٔ راه فناوری فرایند کاملاً جدیدی را ارائه کرد که براساس آن فرایند اینتل ۳، که دومین گره شرکت است که از فناوری ئی‌یووی استفاده می‌کند و آخرین گرهی است که از فین‌فت قبل از تغییر به معماری ترانزیستور ریبون‌فت اینتل استفاده می‌کند، اکنون برای ورود به فاز تولید در اچ۲ ۲۰۲۳ برنامه‌ریزی می‌شود.[۴۳]

در اکتبر ۲۰۲۱، سامسونگ همهٔ برنامه‌های قبلی را ملغا کرد و اعلام کرد که شرکت برنامه‌ریزی کرده‌است تا تولید اولین تراشه مبتنی بر طراحی ۳ نانومتری مشتری خود را برای نیمهٔ اول ۲۰۲۲ آغاز کند، درحالی که نسل دوم ۳ نانومتری‌ها برای سال ۲۰۲۳ انتظار می‌روند.[۴۴]

در ژوئن ۲۰۲۲، در سمپوزیوم فناوری تی‌اس‌ام‌سی، شرکت جزییات فرایند ۳ نانومتری خود را که برای تولید انبوه در اچ۲ ۲۰۲۳ برنامه‌ریزی شده بود را به اشتراک گذاشت که شرح آن در ادامه آمده‌است: ۱٫۷× چگالی ترانزیستور منطقی بیشتر، ۱٫۳× چگالی تراشهٔ بیشتر، ۱۰–۱۵٪ افزایش کارایی در iso توان یا ۳۰–۳۵٪ مصرف کمتر در iso کارایی، در مقایسه با فناوری فرایند تی‌اس‌ام‌سی اِن۵ وی۱٫۰، استفاده از فناوری فین‌فِلِکس، امکان اختلاط کتاب‌خانه‌ها با ارتفاع مسیرهای مختلف موجود در یک بلوک و غیره. تی‌اس‌ام‌سی همچنین اعضای جدید خانواده فرآیندهای ۳ نانومتری را معرفی کرد: مدل با چگالی بالا اِن۳اس، مدل‌های با عملکرد بالای اِن۳پی و اِن۳ایکس، و اِن۳آراف برای کاربردهای آراف.[۴۵][۴۶][۴۷]

در ژوئن ۲۰۲۲، سامسونگ تولید اولیهٔ یک تراشهٔ کم‌مصرف با کارایی بالا که از فناوری فرایند ۳ نانومتری با معماری جیی‌اِی‌اِی استفاده می‌کند را آغاز کرد.[۴۸][۴۹] براساس منابع رسیده از صنعت، کوالکام مقداری از ظرفیت تولید ۳ نانومتری سامسونگ را رزرو کرده‌است.[۵۰]

در ۲۵ جولای سال ۲۰۲۲، سامسونگ ارسال اولین محموله ۳ نانومتری گیت همه‌جانبه به مزرعهٔ تولید ارز دیجیتال PanSemi در چین را جشن گرفت.[۵۱][۵۲][۵۳][۵۴] مشخص‌شد فناوری ۳ نانومتری ام‌بی‌سی‌فِت که تازه معرفی شده، درای ۱۶٪ چگالی ترانزیستور بالاتر،[۵۵] ۲۳٪ کارایی بیشتر یا ۴۵٪ مصرف برق کمتر در مقایسه با یک فناوری نامشخص فرایند ۵ نانومتری است.[۵۶] هدف‌های نسل دوم فناوری فرایند ۳ نانومتری شامل تا ۳۵٪ چگالی ترانزیستور بیشتر،[۵۷] کاهش بیشتر توان مصرفی تا ۵۰٪ یا کارایی بالاتر تا ۳۰٪ است.[۵۶][۵۸][۵۹]

فناوری گره‌های ۳ نانومتری

[ویرایش]
سامسونگ تی‌اس‌ام‌سی اینتل
نام فرایند 3GAE 3GAO اِن۳ N3E ۳
نوع ترانزیستور (MTr/mm2) ام‌بی‌سی‌فِت ام‌بی‌سی‌فِت فین‌فت فین‌فت فین‌فت
چگالی ترانزیستور (μm2) ۱۵۰ ۱۹۵ ۲۲۰ ۱۸۰ نامشخص
سایز بیت-سلول اس‌رَم (nm) نامشخص نامشخص ۰٫۰۱۹۹ ۰٫۰۲۱ نامشخص
گیت پیچ ترانزیستور (nm) ۴۰ نامشخص ۴۵ نامشخص نامشخص
اتصال پیچ ۳۲ نامشخص ۲۲ نامشخص نامشخص
تولید در ۲۰۲۴ تولید با ریسک در ۲۰۲۲

تولید در ۲۰۲۲

ارسال محموله ۲۰۲۲

تولید در ۲۰۲۳ تولید با ریسک در ۲۰۲۱

تولید با حجم اِچ۲ در ۲۰۲۲

حمل و نقل اِچ۱ برای عایدی در ۲۰۲۳

تولید با ریسک در ۲۰۲۳

تولید در ۲۰۲۴

وضعیت انتشار

منابع

[ویرایش]
  1. ↑ Ramish Zafar (4 March 2022). "TSMC Exceeds 3nm Yield Expectations & Production Can Start Sooner Than Planned". wccftech.com. Archived from the original on 16 March 2022. Retrieved 19 March 2022.
  2. ↑ "Samsung Foundry Innovations Power the Future of Big Data, AI/ML and Smart, Connected Devices". 2021-10-07. Archived from the original on 8 April 2022. Retrieved 23 March 2022.
  3. ↑ "Samsung Electronics Announces First Quarter 2022 Results". Samsung. 2022-04-28. Archived from the original on 10 May 2022. Retrieved 10 May 2022.
  4. ↑ Discuss, btarunr. "Samsung 3 nm GAAFET Node Delayed to 2024". TechPowerUp.com. Archived from the original on 17 December 2021. Retrieved 22 November 2021.
  5. ↑ Gartenberg, Chaim (26 July 2021). "Intel has a new architecture roadmap and a plan to retake its chipmaking crown in 2025". The Verge. Archived from the original on 20 December 2021. Retrieved 22 December 2021.
  6. ↑ "Intel Technology Roadmaps and Milestones". Intel (به انگلیسی). Archived from the original on 16 July 2022. Retrieved 2022-02-17.
  7. ↑ Gartenberg, Chaim (26 July 2021). "Intel has a new architecture roadmap and a plan to retake its chipmaking crown in 2025". The Verge. Archived from the original on 20 December 2021. Retrieved 22 December 2021.
  8. ↑ Cutress, Dr Ian. "Where are my GAA-FETs? TSMC to Stay with FinFET for 3nm". Anandtech.com. Archived from the original on 2 September 2020. Retrieved 12 September 2020.
  9. ↑ "TSMC Plots an Aggressive Course for 3nm Lithography and Beyond - ExtremeTech". Extremetech.com. Archived from the original on 22 September 2020. Retrieved 12 September 2020.
  10. ↑ "Samsung at foundry event talks about 3nm, MBCFET developments". Techxplore.com. Archived from the original on 22 November 2021. Retrieved 22 November 2021.
  11. ↑ Patrick Moorhead (26 July 2021). "Intel Updates IDM 2.0 Strategy With New Node Naming And Transistor And Packaging Technologies". Forbes. Archived from the original on 18 October 2021. Retrieved 18 October 2021.
  12. ↑ INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS™: More Moore, IEEE, 2021, p. 7, archived from the original on 7 August 2022, retrieved 7 August 2022
  13. ↑ "TSMC's 7nm, 5nm, and 3nm "are just numbers… it doesn't matter what the number is"". Pcgamesn.co. Archived from the original on 17 June 2020. Retrieved 20 April 2020.
  14. ↑ Samuel K. Moore (21 July 2020). "A Better Way to Measure Progress in Semiconductors: It's time to throw out the old Moore's Law metric". IEEE Spectrum. IEEE. Archived from the original on 2 December 2020. Retrieved 20 April 2021.
  15. ↑ Jason Cross (25 August 2020). "TSMC details its future 5nm and 3nm manufacturing processes—here's what it means for Apple silicon". Macworld. Archived from the original on 20 April 2021. Retrieved 20 April 2021.
  16. ↑ Anton Shilov (31 August 2020). "The future of leading-edge chips according to TSMC: 5nm, 4nm, 3nm and beyond". Techradar.com. Archived from the original on 20 April 2021. Retrieved 20 April 2021.
  17. ↑ "Samsung Begins Chip Production Using 3nm Process Technology With GAA Architecture". 30 June 2022. Archived from the original on 8 July 2022. Retrieved 8 July 2022.
  18. ↑ Chen, Frederick (2022-07-17). "EUV's Pupil Fill and Resist Limitations at 3nm". LinkedIn. Archived from the original on 2022-07-29.
  19. ↑ Kobayashi, Toshio; Horiguchi, Seiji; Miyake, M.; Oda, M.; Kiuchi, K. (December 1985). "Extremely high transconductance (above 500 mS/mm) MOSFET with 2.5 nm gate oxide". 1985 International Electron Devices Meeting: 761–763. doi:10.1109/IEDM.1985.191088.
  20. ↑ Ahmed, Khaled Z.; Ibok, Effiong E.; Song, Miryeong; Yeap, Geoffrey; Xiang, Qi; Bang, David S.; Lin, Ming-Ren (1998). "Performance and reliability of sub-100 nm MOSFETs with ultra thin direct tunneling gate oxides". 1998 Symposium on VLSI Technology Digest of Technical Papers (Cat. No.98CH36216): 160–161. doi:10.1109/VLSIT.1998.689240. ISBN 0-7803-4770-6.
  21. ↑ Ahmed, Khaled Z.; Ibok, Effiong E.; Song, Miryeong; Yeap, Geoffrey; Xiang, Qi; Bang, David S.; Lin, Ming-Ren (1998). "Sub-100 nm nMOSFETs with direct tunneling thermal, nitrous and nitric oxides". 56th Annual Device Research Conference Digest (Cat. No.98TH8373): 10–11. doi:10.1109/DRC.1998.731099. ISBN 0-7803-4995-4.
  22. ↑ Schwierz, Frank; Wong, Hei; Liou, Juin J. (2010). Nanometer CMOS (به انگلیسی). Pan Stanford Publishing. p. 17. ISBN 9789814241083. Archived from the original on 24 May 2020. Retrieved 11 October 2019.
  23. ↑ Wakabayashi, Hitoshi; Yamagami, Shigeharu; Ikezawa, Nobuyuki; Ogura, Atsushi; Narihiro, Mitsuru; Arai, K.; Ochiai, Y.; Takeuchi, K.; Yamamoto, T. (December 2003). "Sub-10-nm planar-bulk-CMOS devices using lateral junction control". IEEE International Electron Devices Meeting 2003: 20.7.1–20.7.3. doi:10.1109/IEDM.2003.1269446. ISBN 0-7803-7872-5.
  24. ↑ "Still Room at the Bottom (nanometer transistor developed by Yang-kyu Choi from the Korea Advanced Institute of Science and Technology)", Nanoparticle News, 1 April 2006, archived from the original on 6 November 2012
  25. ↑ Lee, Hyunjin; Choi, Yang-Kyu; Yu, Lee-Eun; Ryu, Seong-Wan; Han, Jin-Woo; Jeon, K.; Jang, D.Y.; Kim, Kuk-Hwan; Lee, Ju-Hyun; et al. (June 2006), "Sub-5nm All-Around Gate FinFET for Ultimate Scaling", Symposium on VLSI Technology, 2006: 58–59, doi:10.1109/VLSIT.2006.1705215, ISBN 978-1-4244-0005-8
  26. ↑ Patterson, Alan (12 Dec 2016), "TSMC Plans New Fab for 3nm", Eetimes.com, archived from the original on 1 January 2019, retrieved 18 April 2019
  27. ↑ Patterson, Alan (2 Oct 2017), "TSMC Aims to Build World's First 3-nm Fab", Eetimes.com, archived from the original on 28 July 2019, retrieved 18 April 2019
  28. ↑ Zafar, Ramish (May 15, 2019). "TSMC To Commence 2nm Research In Hsinchu, Taiwan Claims Report". Wccftech.com. Archived from the original on 7 November 2020. Retrieved 6 December 2019.
  29. ↑ "TSMC to start production on 5nm in second half of 2020, 3nm in 2022". Techspot.com. Archived from the original on 19 December 2019. Retrieved 12 January 2020.
  30. ↑ Armasu 2019-12-06T20:26:59Z, Lucian. "Report: TSMC To Start 3nm Volume Production In 2022". Tom's Hardware. Archived from the original on 15 September 2022. Retrieved 19 December 2019.
  31. ↑ "TSMC 3nm process fab starts construction - mass production in 2023". Gizchina.com. 25 October 2019. Archived from the original on 12 January 2020. Retrieved 12 January 2020.
  32. ↑ Friedman, Alan. "TSMC starts constructing facilities to turn out 3nm chips by 2023". Phone Arena. Archived from the original on 12 January 2020. Retrieved 12 January 2020.
  33. ↑ "Imec and Cadence Tape Out Industry's First 3nm Test Chip", Cadence.com (press release), 28 Feb 2018, archived from the original on 18 April 2019, retrieved 18 April 2019
  34. ↑ "Samsung Unveils 3nm Gate-All-Around Design Tools - ExtremeTech". Extremetech.com. Archived from the original on 15 September 2020. Retrieved 12 September 2020.
  35. ↑ Armasu, Lucian (11 January 2019), "Samsung Plans Mass Production of 3nm GAAFET Chips in 2021", www.tomshardware.com, archived from the original on 6 December 2019, retrieved 6 December 2019
  36. ↑ Samsung: 3nm process is one year ahead of TSMC in GAA and three years ahead of Intel, August 6, 2019, archived from the original on 15 September 2022, retrieved 18 April 2019
  37. ↑ Armasu, Lucian (May 25, 2017), "Samsung Reveals 4nm Process Generation, Full Foundry Roadmap", www.tomshardware.com, archived from the original on 15 September 2022, retrieved 18 April 2019
  38. ↑ Cutress, Ian. "Samsung Announces 3nm GAA MBCFET PDK, Version 0.1". Anandtech.com. Archived from the original on 14 October 2019. Retrieved 19 December 2019.
  39. ↑ Cutress, Dr Ian. "Intel's Manufacturing Roadmap from 2019 to 2029: Back Porting, 7nm, 5nm, 3nm, 2nm, and 1.4 nm". Anandtech.com. Archived from the original on 12 January 2021. Retrieved 11 December 2019.
  40. ↑ Broekhuijsen 2020-01-03T16:28:57Z, Niels. "Samsung Prototypes First Ever 3nm GAAFET Semiconductor". Tom's Hardware (به انگلیسی). Archived from the original on 15 September 2022. Retrieved 2020-02-10.
  41. ↑ Shilov, Anton. "TSMC: 3nm EUV Development Progress Going Well, Early Customers Engaged". Anandtech.com. Archived from the original on 3 September 2020. Retrieved 12 September 2020.
  42. ↑ "TSMC roadmap update: N3E in 2024, N2 in 2026, major changes incoming". AnandTech. 2022-04-22. Archived from the original on 9 May 2022. Retrieved 12 May 2022.
  43. ↑ Cutress, Dr Ian. "Intel's Process Roadmap to 2025: with 4nm, 3nm, 20A and 18A?!". www.anandtech.com. Archived from the original on 3 November 2021. Retrieved 2021-07-27.
  44. ↑ "Samsung Foundry Innovations Power the Future of Big Data, AI/ML and Smart, Connected Devices". 2021-10-07. Archived from the original on 8 April 2022. Retrieved 23 March 2022.
  45. ↑ "TSMC Technology Symposium Review". SemiWiki. 2022-06-22.
  46. ↑ "TSMC Readies Five 3nm Process Technologies, Adds FinFlex For Design Flexibility". AnandTech. 2022-06-16.
  47. ↑ "N3E Replaces N3; Comes In Many Flavors". WikiChip Fuse. 2022-09-04.
  48. ↑ "Samsung Begins Chip Production Using 3nm Process Technology With GAA Architecture". news.samsung.com (به انگلیسی). Archived from the original on 30 June 2022. Retrieved 2022-06-30.
  49. ↑ "Samsung Starts 3nm Production: The Gate-All-Around (GAAFET) Era Begins". AnandTech. 2022-06-30. Archived from the original on 7 July 2022. Retrieved 7 July 2022.
  50. ↑ "Samsung Electronics begins 'trial production' of 3-nano foundry...The first customer is a Chinese ASIC company". TheElec. 2022-06-28. Archived from the original on 28 July 2022. Retrieved 28 July 2022.
  51. ↑ "Samsung's 3nm trial production run this week to make Bitcoin miner chips". SamMobile. 2022-06-28. Archived from the original on 27 July 2022. Retrieved 27 July 2022.
  52. ↑ "Samsung ships its first set of 3nm chips, marking an important milestone". SamMobile. 2022-07-25. Archived from the original on 27 July 2022. Retrieved 27 July 2022.
  53. ↑ "Samsung celebrates the first shipment of 3nm Gate-All-Around chips". www.gsmarena.com. 2022-07-25. Archived from the original on 26 July 2022. Retrieved 26 July 2022.
  54. ↑ "Samsung Electronics Holds 3 Nano Foundry Mass Production Shipment Ceremony" (Press release). 2022-07-25.
  55. ↑ "Samsung holds ceremony to mark 1st shipment of most advanced 3nm chips". Yonhap News Agency. 2022-07-25. Archived from the original on 28 July 2022. Retrieved 28 July 2022.
  56. ↑ ۵۶٫۰ ۵۶٫۱ "Samsung Begins Chip Production Using 3nm Process Technology with GAA Architecture". BusinessWire. 2022-06-29. Archived from the original on 28 July 2022. Retrieved 28 July 2022.
  57. ↑ "Samsung holds ceremony to mark 1st shipment of most advanced 3nm chips". Yonhap News Agency. 2022-07-25. Archived from the original on 28 July 2022. Retrieved 28 July 2022.
  58. ↑ "Samsung starts shipping world's first 3nm chips". The Korea Herald. 2022-07-25. Archived from the original on 27 July 2022. Retrieved 27 July 2022.
  59. ↑ "Samsung holds ceremony to mark 1st shipment of most advanced 3nm chips". Yonhap News Agency. 2022-07-25. Archived from the original on 28 July 2022. Retrieved 28 July 2022.

برای مطالعه بیشتر

[ویرایش]
  • Lapedus, Mark (21 June 2018), "Big Trouble At 3nm", semiengineering.com
  • Bae, Geumjong; Bae, D. -I.; Kang, M.; Hwang, S.M.; Kim, S.S.; Seo, B.; Kwon, T.Y.; Lee, T.J.; Moon, C.; Choi, Y.M.; Oikawa, K.; Masuoka, S.; Chun, K.Y.; Park, S.H.; Shin, H.J.; Kim, J.C.; Bhuwalka, K.K.; Kim, D.H.; Kim, W.J.; Yoo, J.; Jeon, H.Y.; Yang, M.S.; Chung, S. -J.; Kim, D.; Ham, B.H.; Park, K.J.; Kim, W.D.; Park, S.H.; Song, G.; et al. (December 2018), "3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications", 2018 IEEE International Electron Devices Meeting (IEDM) (conference paper), pp. 28.7.1–28.7.4, doi:10.1109/IEDM.2018.8614629, ISBN 978-1-72811-987-8, S2CID 58673284

پیوند به بیرون

[ویرایش]
در ادامه

۲ نانومتر (جی‌ای‌ای‌فت)

ماسفت

پروسهٔ ساخت ادوات نیم‌رسانا

از قبل

۵ نانومتر (فین‌فت)

برگرفته از «https://fa.wikipedia.org/w/index.php?title=فرایند_۳_نانومتر&oldid=37762207»